Cadence使并发全芯片优化和签核速度提高10倍

 　Cadence Certus Closure 解决方案可自动化并加速整个设计关闭周期，从几周到一夜之间——从签核优化到布线、STA 和提取。

　　Cadence Design Systems Inc. 的 Certus Closure 解决方案通过自动化和加速整个设计收敛周期(从签核优化到布线、静态时序分析 (STA) 和提取)从几周到一夜之间实现自动化和加速，解决了日益增长的芯片级设计尺寸和复杂性挑战。该解决方案支持具有无限容量的最大芯片设计项目，同时与当前的方法和流程相比，生产率大幅提高了 10 倍。

　　Cadence Certus Closure 解决方案缓解了设计签核关闭瓶颈和开发当今新兴应用程序(如超大规模计算、5G 通信、移动、汽车和网络)所带来的复杂性。在推出该解决方案之前，全芯片闭合流程涉及从全芯片组装、静态时序分析、优化和签核等繁琐的手动流程，需要数百个视图，设计人员需要几个月的时间才能收敛。新解决方案提供了一个完全自动化的环境，该环境大规模分布以实现卓越的优化和签核。这允许通过与 Cadence 的 Innovus 实施系统和 Tempus 时序签核解决方案共享的引擎进行并发的全芯片优化，消除与块所有者的迭代循环，同时使设计人员能够快速优化和签核决策。此外，与 Cadence Cerebrus Intelligent Chip Explorer 结合使用，设计人员可以体验从块级到全芯片签核关闭的额外生产力改进。

　　Cadence Certus Closure 解决方案为客户提供创新的可扩展架构、增量签核、提高的工程生产力、SmartHub 接口和 3D-IC 设计效率。

　　“今天的设计团队每次迭代通常要花费 5 到 7 天时间来满足芯片级签核时间和功耗要求，而以前的方法未能提供高效设计收敛所需的团队协作和用户体验，”Chin-Chi Teng 博士说， Cadence 数字与签核事业部高级副总裁兼总经理。“我们密切关注设计社区的需求，随着新的 Cadence Certus Closure 解决方案的发布，我们为客户提供了一个新颖的芯片级优化和签核环境，可在短时间内提供出色的 PPA 结果小时。借助这一全新的 Cadence 解决方案，我们能够帮助客户实现生产力目标并更快地将产品推向市场。”

　　Cadence Certus 闭合解决方案支持公司的智能系统设计战略，从而实现卓越设计